Сколковская школа синтеза цифровых схем

Спонсор проекта компания ООО Ядро Микропроцессоры

Спонсор трансляции компания Cadence Design Systems.

Уважаемые участники Сколковской школы синтеза цифровых схем !

В субботу 4 декабря в Технопарке "Альтаир" МИРЭА прошло пятое занятие 
Сколковской школы синтеза цифровых схем в режиме оффлайн.
Тема занятия:  Конвейеры и систолические массивы, с приложением для искуственного интеллекта.
Запись занятия доступна по ссылке:https://youtu.be/RxJ6kGwHz7w
На занятии было развернуто 20 рабочих мест, оснащенных компьютерами с ПО и подключенными платами FPGA и ровно 20 человек были на занятии.
 
Занятие транслировалось в интернет на канал ChipEXPO в Youtube.
Одновременно к трансляции подключалось от 20 до 25 человек, всего за время трасляции к ней подключалось 45 человек.
 
 Следующее занятие состоится 11  декабря  в Технопарке Сколково, Капсула № 2  с 12:00 до 15:00.

(Если кто не знает, как добираться в Сколково:  проще всего по МЦД-1 (с Белорусского или пересадка на станциях метро Беговая, Славянский бульвар, Кунцево) , остановка "Инновационный Центр".
Далее пешком 10 минут до БЦ "Амальтея", пройти сквозь БЦ до входа в Технопарк.)

Тема занятия: Модульная графичеcкая игра со спрайтами.
Спикеры: Михаил Коробков, Команда проекта FPGA-Systems.ru 
                  Сергей Иванец, Черниговский Технический Университет (удаленно)

На этом занятии понадобится плата FPGA и монитор VGA, который мы будем подключать к плате и выводить на него результаты работы программ.
Мы установим в капсуле № 2 необходимое количество компьютеров для тех, у кого нет ноутбука (или для тех, кто не захочет привозить свой ноутбук) .
Также привезем необходимое количество мониторов (для этого я и хочу понять, сколько будет человек на занятии). 
Для записи на занятие, пришлите на адрес info@chipexpo.ru свои Ф.И.О., а также наличие платы FPGA и ноутбука с установленным ПО.
Получение каждого такого письма я буду подтверждать отправителю. На 06 декабря получены заявки от 11 человек.

На занятии будут также платы для выдачи тем, кому они нужны.

В этот раз мы опробуем несколько иную схему коммуникаций: всех пользователей онлайн мы пригласим в конференцию ZOOM с регистрацией (ссылку дадим здесь и в рассылках позже),
чтобы понять, кто все же подключается к занятиям онлайн. Как и ранее, будет вестись прямая трансляция и запись на канале ChipEXPO в Youtube.
В  ZOOM мы проведем несколько опросов, попросим выставить оценки выступлениям спикеров,проведем голосование по паре вопросов , устроим нетворкинг — знакомство участников между собой с помощью "визитных карточек".

 
И не забывайте о коварном COVID-2019!!!! Маски, дезинфекторы и дистанция - все это нужно соблюдать!!!!!
 
Итак, приступаем к формировании группы на 11 декабря !
 
Ссылка на трансляцию появится здесь позже.
Подписывайтесь на канал и присоединяйтесь к Школе !
 
Спонсоры мероприятия

          

Дорогие друзья, участники «Школы синтеза цифровых схем»,
которая проходила в 2020 го и в 2021 году в Сколково
в рамках деловой программы выставки ChipEXPO.
 

Школа оказалась очень популярна, и мы решили расширить ее до полноценного семестрового курса по субботам, с объемом материала на уровне университетских лабораторных по FPGA, к которым мы добавили элементы компьютерной архитектуры, базовый туториал для ASIC и некоторые практические навыки.
Новый цикл занятий начнется с 30 октября 2021, закончится 12 февраля 2022 и будет проходить по субботам в Технопарке Сколково в Москве, с трансляцией на Youtube канал ChipEXPO.
Более подробно о месте проведения занятий внутри Технопарка мы сообщим позже, на сайте www.chipexpo.ru и в рассылке всем зарегистрировавшимся.
В этом году будет 7 занятий. Фактически 3-х дневный курс школы на ChipEXPO с упражнениями на FPGA будет расширен до 7 дней (суббот).
Затем, под Новый Год мы проведем туториал по Cadence Genus & Innovus с синтезом ядра schoolRISCV для ASIC. А после Нового Года, начиная с 15 января - три более продвинутые занятия с комбинацией schoolRISCV и элементов микроархитектуры.
Наконец, в феврале мы организуем имитацию собеседования (в формате олимпиады / письменного экзамена) и его разбор, чтобы учащиеся поняли, что их ждет при поступлении на работу в серьезную электронную компанию и готовы ли они к этому.
Февральские занятия не будут требовать наличия FPGA плат - собеседование / олимпиада будет состоять из решения микроархитектурных задач c помощью онлайн-платформы EDA Playground, написания коротких программ на ассемблере в симуляторе процессора RARS и ответов на письменные вопросы.
Поэтому одновременно с 5 февраля мы начнем формировать второй поток желающих пройти обучение в школе.

После окончания школы планируется организовывать хакатоны в ведущих ВУЗах - МИЭТ, ВШЭ МИЭМ, МИРЭА, МГУ и т.д.

О том, как подготовиться к занятиям и как подготовить свое компьютер - статья Юрия Панчула на Хабре.


 

Сколковская Школа Синтеза Цифровых Схем, основной курс

Программа позволяет начать с нуля и заглянуть внутрь разработки современных микросхем. Представляет собой расширенную до семестра программу трехдневной школы на выставке ChipEXPO, с объемом материала на уровне университетского лабораторного практикума по реконфигурируемым микросхемам FPGA, к которому добавлены элементы курсов компьютерной архитектуры и микроархитектуры процессорных ядер, демонстрация систолических массивов для аппаратного ускорения вычислений искуственного интеллекта, а также базовый туториал по использованию профессиональных средств проектирования массовых микросхем ASIC. 

Проводится в технопарке Сколково по три часа каждую субботу по указанным ниже датам. Предназначена для трех категорий слушателей:

1. Школьники-старшеклассники олимпиадного типа смогут понять, что представляют из себя работы в микроэлектронной промышленности: проектирование чипов для смартфонов, игровых приставок и самоуправляющихся автомобилей, или использование микросхем реконфигурируемой логики для управления космическим кораблем.

2. Студенты младших курсов смогут заложить твердую основу для дальнейшего изучения схемотехники и архитектуры компьютеров в их вузах.

3. Преподаватели вузов, физматшкол или кружков технологии смогут найти материал для постановки или улучшения своих курсов.

Два заключительных занятия отводятся под имитицию собеседования на позицию проектировщика цифровых микросхем на уровне регистровых передач. Для этого используютcя микроархитектурные задачки по мотивам реальных вопросов, которые задают на собеседованиях в топ-20 электронных и аэрокосмических компаниях мира. Победители получат поощрительные призы и рекомендации.

План семинаров:

30 октября 2021:  1. Введение в маршрут проектирования и упражнения с комбинационной логикой.
13 ноября  2021:  2. Архитектура: вид процессора с точки зрения программиста.
20 ноября  2021:  3. Последовательностая логика и конечные автоматы.
27 ноября  2021:  4. Разбор учебного проекта: распознавание и генерация звуков и мелодий.
  4 декабря 2021:  5. Конвейеры и систолические массивы, с приложением для искуственного интеллекта.
11 декабря 2021:  6. Разбор учебного проекта: модульная графичеcкая игра со спрайтами.
18 декабря 2021:  7. Микроархитектура однотактового процессора.
25 декабря 2021:  8. Микроархитектура конвейерного процессора.
15 января  2022:  9. Проектирование процессорного кэша и измерение его производительности.
22 января  2022: 10. Стандартные блоки и приемы проектирования: очереди FIFO и кредитные счетчики.
29 января  2022: 11. Стандартные блоки и приемы проектирования: арбитры, банки и разделение памяти.
  5 февраля 2022: 12. Пробуем маршрут RTL2GDSII: как разрабатываются массовые микросхемы. Часть I.
12 февраля 2022: 13. Пробуем маршрут RTL2GDSII: как разрабатываются массовые микросхемы. Часть II.
19 февраля 2022: 14. Имитиция собеседования на позицию проектировщика цифровых микросхем.
26 февраля 2022: 15. Разбор имитации интервью с вручением поощрительных призов.

До участия в семинарах мы рекомендуем пройти три части теоретического курса от РОСНАНО, под общим названием «Как работают создатели умных наночипов»:
«От транзистора до микросхемы»,
«Логическая сторона цифровой схемотехники»,
«Физическая сторона цифровой схемотехники».

Ждем вас на Сколковской Школе Синтеза Цифровых Схем.

------------------------------------------------------------------------------

Детали программы:

1. Введение в маршрут проектирования и упражнения с комбинационной логикой.

Для тех, кто не участвовал в Школе на ChipEXPO:
* Начало работы со средой проектирования Intel Quartus Prime Lite Edition и платами с микросхемами реконфигурируемой логики Intel FPGA.
* Установка необходимого программного обеспечения на принесенных участниками школы ноутбуках и решение проблем с драйверами под Windows и Linux.
* Опробование маршрута проектирования на основе синтеза кода на языке описания аппаратуры Verilog.
* Простые упражнения с кнопками, лампочками, логическими элементами и мультиплексорами.
* Объяснение связи упражнений на FPGA c разработкой микросхем ASIC в массовых гаджетах.
Для тех, кто уже участвовал в Школе на ChipEXPO - более сложная комбинационная схема, сумматор чисел с плавающей точкой. Участники получат:
* Шпаргалку со всеми арифметическими операциями и контрольными стуктурами Verilog.
* Описание стандарта IEEE 754 для чисел с плавающей точкой.
* Заголовок модуля с портами вводы-вывода для слагаемых и результата, а также для признаков NaN ("not a number" - "не номер"), положительной и отрицательной бесконечности.
* Тестовое окружение на SystemVerilog для верификации работы сумматора.
* Обвязку для запуска модуля на FPGA плате, с наблюдением результата на семисегментном индикаторе.

Сначала участники, после обсуждения, пробуют реализовать модуль сами, а затем сравнивают свои решения с решением от преподавателя.

Вступительные речи:
Александр Биленко, организатор ChipEXPO.
Юрий Панчул, инженер-проектировщик и автор образовательных программ в области микроэлектроники.

Ведущий:
Александр Михайлович Силантьев,
преподаватель Национального исследовательского университета
«Московский институт электронной техники» (МИЭТ).

------------------------------------------------------------------------------

2. Последовательностая логика и конечные автоматы.

Разработка схем с использованием элементов состояния, D-триггеров.

Для тех, кто не участвовал в Школе на ChipEXPO:
* Упражнения со счетчиком, сдвиговым регистром и выводом на динамический семисегментный индикатор.
Для тех, кто уже участвовал в Школе на ChipEXPO или закончил первые упражнения раньше - дополнительные упражнения:
* Двигающиеся изображения на семисегментном индикаторе и конечный автомат кодового замка.

Ведущий:
Александр Силантьев.

------------------------------------------------------------------------------

3. Разбор учебного проекта: модульная графичеcкая игра со спрайтами.

Рассказ про генерацию графики на VGA.

Упражнение с рисованием на экране разноцветных квадратов и других статических изображений.

Презентация примера графической игры с параллельно вычисляемыми спрайтами и конечными автоматами для сценария игры.Демонстрация запуска игры на плате.

Обсуждение модификации игры с помощью добавления новых спрайтов и изменения сценария. 

Модификация игры студентами.

Ведущие:
Удаленно: Сергей Анатольевич Иванец, декан факультета электронных и информационных технологий, Черниговский национальный технологический университет, Украина.
Михаил Коробков, fpga-systems.ru.

------------------------------------------------------------------------------

4. Разбор учебного проекта: распознавание и генерация звуков и мелодий.

Предисловие к примерам работы со звуком: рассказ про протоколы SPI и I2S, которые используются в периферийных устройствах: микрофоне Digilent Pmod MIC3 и усилителе Digilent Pmod AMP3.

Для тех, кто не участвовал в Школе на ChipEXPO:

* Демонстрация распознавания ноты с помощью измерения периода синусоиды главной гармоники.

* Упражнение с распознаванием простой мелодии с помощью конечного автомата и выводом результата распознавания на семисегментный индикатор.

* Демонстрация использования модуля усилителя для генерации.

* Упражнение с генерацией простой мелодии с помощью конечного автомата.

Для тех, кто уже участвовал в Школе на ChipEXPO или закончил первые упражнения раньше - дополнительные упражнения:

* Совместить конечный автомат для распознавания мелодии с конечным автоматом для генерации мелодии - после распознавания последовательности нот схема должна продолжить мелодию.

* Обсуждение модификации примеров, введение в них других компонент: датчика освещения Digilent Pmod ALS и поворотного энкодера Digilent Pmod ENC. Данные с этих устройств могут использоваться для регуляции громкости или высоты генерируемого звука, или, альтернативно, для изменения скорости генерируемой мелодии.

* Краткое упоминание о более продвинутой обработке звуков методами цифровой обработки сигналов, с помощью цифровых фильтров и Фурье-преобразования, без углубления в математику.

Ведущие:

Виктор Прутьянов, SberDevices.
Мария Беличенко, преподаватель игры на флейте, будет играть ноты и мелодии для распознавания FPGA платой.

------------------------------------------------------------------------------

5. Конвейеры и систолические массивы, с приложением для искуственного интеллекта.

Зачем нужен конвейер? Подведение к идее конвейера по шагам, в процессе разбора реализаций арифметического блока для вычисления квадратного корня: с вычислениями за один такт, с итеративными вычислениями и с организацией конвейера с различными числом стадий.

При разборе первого шага (вычисления квадратного корня за один такт): объяснение концепций задержек, статического временного анализа, критического пути, запаса (slack) и максимальной тактовой частой для схемы.

От конвейера к систолическому массиву. Эффективный способ умножения матриц. Применение к вычислениям нейросети для обработки группы векторов. Использование блочного умножения для обработки больших матриц с помощью компактного систолического массива.

Ведущие:

Михаил Сергеевич Шуплецов, доцент кафедры математической кибернетики, к.ф.-м.н. ВМК МГУ.
Владимир Зунин, Александр Юрьевич Романов, к.т.н., доцент Московского института электроники и математики им. А.Н. Тихонова (МИЭМ), Национальный исследовательский университет «Высшая школа экономики» (НИУ ВШЭ).

------------------------------------------------------------------------------

6. Архитектура: вид процессора с точки зрения программиста.

Лекция об ассемблере RISC-V с одновременными упражнениями на симуляторе процессора на уровне инструкций.

Как работает компилятор: от языка высокого уровня к инструкциям ассемблера.

Ведущий:

Никита Поляков, проектировщик микропроцессоров с архитектурой RISC-V в российской компании Syntacore.

------------------------------------------------------------------------------

7. Микроархитектура: вид процессора с точки зрения схемотехника.

Лекция по аппаратной организации процессора schoolRISCV, с вариантами одноцикловой и конвейерной микроархитектуры.

Демонстрация симуляции процессора в среде Siemens EDA / Mentor: ModelSim Starter Edition и Questa Advanced Simulator. Использование средств просмотра сигналов (waveform viewer) для отладки.

Демонстрация синтеза процессора и запуск его на платах.

Упражнение по добавлению в процессор инструкции и верификации с помощью программного теста. Измерение максимальной тактовой частоты получившегося варианта процессора.

Обсуждение упражнения по добавлению в систему в FPGA датчика освещения и других периферийных устройств.

Ведущий:

Станислав Жельнио

------------------------------------------------------------------------------

8. Пробуем маршрут RTL2GDSII: как разрабатываются массовые микросхемы.

Демонстрация использования профессиональных программ Cadence Genus и Innovus для синтеза, статического временного анализа, размещения и трассировки учебного процессора schoolRISCV с простейшим планом начального размещения (floorplan).

1. Логический синтез.
2. Определение плана начального размещения.
3. Определение ячеек ввода-вывода.
4. Определение сети подачи питания.
5. Синтез дерева тактовых сигналов.
6. Окончательное размещение.
7. Трассировка сигналов.
8. Статический временной анализ с учетом размещения и трассировки.
9. Окончательная проверка DRC и LVS.
10. Генерация GDSII файла.

Затем студенты выполняют те же шаги с Cadence Genus и Innovus.

В конце - обзорная презентация о микроэлектронном производстве.

Ведущие:

Александр Силантьев.
Виктор Прутьянов.

------------------------------------------------------------------------------

9. Элементы микроархитектуры 1: очереди FIFO и кредитные счетчики.

Что такое очередь FIFO. Как очередь FIFO устроена внутри - перемещение указателей, а не данных. Демонстрация в симуляторе и на FPGA плате.

Использование FIFO для временного хранения данных, перемещающихся между блоками. Понятие backpressure (задержки потока данных).

Использование комбинации из конвейера, очереди FIFO и кредитного счетчика для максимизации пропускной способности и минимизации ресурсов.

Разбор примера: процессорное ядро schoolRISCV посылает сообщения другому ядру schoolRISCV через блок шифрования сообщений. Очередь FIFO ставится после конвеера блока шифрования. Запись данных в блок шифрования происходит через запись в определенные адреса в адресном пространстве первого процессорного ядра, чтение данных из FIFO происходит через чтение из определенных адресов в адресном пространстве второго процессорного ядра.

Ведущие:

Дмитрий Смехов, инженер-разработчик ПЛИС, компании IRQ, ИнСис и Inline Group.
Виктор Прутьянов.

------------------------------------------------------------------------------

10. Элементы микроархитектуры 2: арбитры, банки и разделение памяти.

Что такое арбитр. Как использовать арбитр для разделения памяти между двумя или несколькими блоками. Повышение эффективности с помощью использования банков памяти. 

Разбор примера: три процессорных ядра schoolRISCV читают свои потоки инструкций из общей памяти, используя арбитр для доступа к ней. Демонстрация существенного снижения скорости работы всех трех ядер. Введение сначала двух, потом четырех банков памяти. Демонстрация повышения скорости работы в зависимости от того, читают ли процессорные ядра одни и те же адреса или разные.

Ведущие:

Дмитрий Смехов.
Виктор Прутьянов.

------------------------------------------------------------------------------

11. Элементы микроархитектуры 3: строим процессорный кэш.

Откуда появилась нужда в кэшах - разрыв между скоростью логики и скоростью памяти. Временная и пространственная локальность. Типы кэшей - ассоциативный, прямой, многонаборный. Политика записи и выделения строки кэша. Стратегии выталкивания. Уровни кэширования и связь с многоядерными кластерами.

Разбор примера: подключаем процессорное ядро schoolRISCV к контроллеру внешней SDRAM памяти на FPGA плате. Наблюдаем потерю производительности по сравнению с использованием внутренней памяти. Подключаем простейший ассоциативный кэш и наблюдаем компенсацию потери производительности.

Домашний проект для особо продвинутых: подключить к schoolRISCV пример контроллера кэша на верилоге из приложения к учебнику Хеннесси-Паттерсона.

Ведущие:

Николай Терновой, Богдана Тищук, Павел Куроедов, Syntacore

------------------------------------------------------------------------------

12. Имитиция собеседования на позицию проектировщика цифровых микросхем на уровне регистровых передач.

Для этого используютcя микроархитектурные задачки по мотивам реальных вопросов, которые задают на собеседованиях в электронные компании.

------------------------------------------------------------------------------

13. Разбор имитации интервью с вручением поощрительных призов.
 

Контактные данные