Деловая программа
В 2022 году выставка ChipEXPO-2022 проводится не будет.
"Школа синтеза цифровых схем" пройдет в обычном режиме с 10 сентября 2022 года по 15 апреля 2023 года.
Подробности, Программа Школы и Заявка на участие размещены на странице "Школа синтеза цифровых схем"
Деловая программа выставки ChipEXPO-2021 (выставка завершила работу)
16 сентября Капсула №1
1. Школа синтеза цифровых схем.
Предназначена для аудитории продвинутых школьников и младших студентов, которые хотят попробовать современную технологию проектирования микросхем в массовых устройствах: синтез из кода на языке описания аппаратуры Verilog. Для реализации схем используются реконфигурируемые микросхемы ПЛИС/FPGA, но те же самые методы применимы и для создания фиксированных микросхем ASIC, которые производятся на фабрике и становятся сердцем смартфонов и игровых приставок, автомобильной и промышленной электроники. Помимо школьников и студентов секция может быть полезна преподавателям физматшкол и руководителям куржков электроники, которые интересуются внедрением преподавания ПЛИС в дополнение к упражнениям с микроконтроллерами и роботикой.
2. Микроархитектура, верификация и физическое проектирование микросхем.
3. Продвинутые и экспериментальные методы автоматизации проектирования микросхем. Серия докладов для исследователей и разработчиков, уже знакомых с технологиями проектирования. Покрывают формальную верификацию протоколов шин системы на кристалле от Symbiotic EDA и Gisselquist Technology, экспериментальный способ высокоуровневого конструирования конвейера TL-Verilog от компании Makerchip, пакет RVfpga для обучения старших студентов проектировать систему на кристалле от Imagination Technologies, а также презентации от компаний Cadence Design Systems и Siemens EDA / Mentor Graphics, которые входят в топ-3 разработчиков программного обеспечения для проектировщиков микросхем.
14 сентября.
Капсула №1
Семинар участника выставки
11:00-11:50 Новые процессоры АО НПЦ «ЭЛВИС» для телекоммуникационного оборудования, систем связи, систем с искусственным интеллектом и интернета вещей.
Семилетов Антон Дмитриевич, Генеральный директор АО НПЦ «ЭЛВИС»
Секция 3. Продвинутые и экспериментальные методы автоматизации проектирования микросхем.
12.00-13.20. Формальная верификация компонент системы на кристалле с интерфейсом AXI.
Доктор Дэном Гисселквистом, Zipcpu.com / Gisselquist Technology, США.
# Маршруты проектирования.
# Обработка потоков данных.
13.30-14.05. Шаблон для создания среды верификации на SystemVerilog с низкими накладными расходами.
Дмитрий Смехов, инженер-разработчик ПЛИС, компании IRQ, .
# Общая верификация.
14.15-14.50. Questa Advanced Simulator: Продвинутые методы отладки и верификации повышают производительность труда инженера.
Презентация от Siemens EDA.
# Маршруты проектирования.
14.15-14.50. Questa Advanced Simulator: The advanced debugging and verification techniques increase engineer productivity.
A presentation from Siemens EDA.
# Design flows.
Секция 1. Школа синтеза цифровых схем.
Из чего строится современная цифровая схема.
Модератор дня: Александр Михайлович Силантьев, преподаватель Национального исследовательского университета «Московский институт электронной техники» (МИЭТ).
15.00-15.15. Открытие школы. Зачем это нужно? Приветствия.
Александр Биленко, организатор ChipEXPO.
Юрий Панчул, инженер-проектировщик и автор образовательных программ в области микроэлектроники.
Эдмунд Хуменбергер (Edmund Humenberger), президент австрийской компании Symbiotic EDA, специалист по открытым маршрутам проектирования.
15.15-16.00. Лекция: Комбинационная логика и ее описание на языке Verilog. Теоретический материал переплетается с демонстрацией синтеза для ПЛИС/FPGA в среде Intel® Quartus® Prime Lite Edition. Александр Михайлович Силантьев.
16.00-16.30. Упражнение с логическими элементами
И/ИЛИ/НЕ/ИСКЛЮЧАЮЩЕЕ-ИЛИ, входы которых подсоединены к кнопкам, а выходы к светодиодам платы c ПЛИС.
16.30-17.00. Упражнение с выводом буквы на семисегментный индикатор.
17.00-17.30. Лекция: Последовательностная логика, которая вводит в схемы память и повторения.
Александр Михайлович Силантьев.
17.30-18.00. Упражнение со сдвиговым регистром.
18.00-19.00. Упражнение для плат PisWords, RzRd, OMDAZZ и ZEOWAA с Intel FPGA Cyclone IV: Комбинируем сдвиговый регистр и вывод на семисегментный индикатор буквы: получаем вывод на многоразрядный динамический семисегментный индикатор слова (например имени ученика). Упражнение для платы Terasic DE10-Lite с Intel FPGA MAX10: Комбинируем сдвиговый регистр и вывод букв на статический семисегментный индикатор: получаем вывод бегущей строки (например имени ученика).
19.00-21.00. Дополнительные упражнения и индивидуальные проекты учеников, с помощью от студентов и аспирантов микроэлектроники от участвующих университетов: МИЭТ, Черниговского НТУ, МИРЭА, ВШЭ МИЭМ, Иннополиса и Самарского Университета.
Капсула №3
Секция 2. "Микроархитектура, верификация и физическое проектирование микросхем"
11:00-11.15. Открытие и приветствия.
Александр Биленко, организатор ChipEXPO.
Юрий Панчул, инженер-проектировщик и автор образовательных программ в области микроэлектроники.
11.15-11.50. Что происходит в мировом сообществе создателей открытых маршрутов проектирования микросхем?
Эдмунд Хуменбергер (Edmund Humenberger), президент австрийской компании Symbiotic EDA.
# Маршруты проектирования.
12:00-12:35. Как организовать конвейер для обработки потока данных с максимальной пропускной способностью, минимальным размером памяти и без чрезмерных временных задержек: двойные буфера, очереди и кредитные счетчики.
Дмитрий Смехов, инженер-разработчик ПЛИС, компании IRQ, ИнСис и Inline Group.
Роман Воронов, Университет Иннополис, под руководством Рафаэля Ильясова, руководителя Дизайн-центра электроники и микроэлектроники Университета Иннополис.
# Общая микроархитектура.
12:45-13:20. Методология выделенной реализации сквозных механизмов управления вычислительным процессом в аппаратных микроархитектурах.
Александр Антонов, доцент, к.т.н., Университет ИТМО.
# Маршруты проектирования.
13:30-14:05. Многообразие реализаций очередей FIFO: компромисс между количеством записей и чтений в одном цикле, количеством портов и технологии памяти, пропускной способностью и энергопотреблением.
Сергей Анатольевич Иванец, декан факультета электронных и информационных технологий, Черниговский национальный технологический университет.
# Общая микроархитектура.
14:15-14.50. Использование открытых маршрутов проектирования Qflow и OpenLANE для измерения физических показателей учебных и исследовательских проектов в микроархитектуре.
Михаил Михайлович Чупилко, старший научный сотрудник, к.ф.-м.н. Иститута системного программирования им. В.П. Иванникова РАН, РЭУ им. Г.В. Плеханова.
Владислав Сафонов, Университет Иннополис, под руководством Рафаэля Ильясова, руководителя Дизайн-центра электроники и микроэлектроники Университета Иннополис.
# Маршруты проектирования.
15:00-15:35. Многообразие арбитров и их приложения для разделения доступа и динамического выделения памяти. Алгоритмы round-robin, с фиксированными или программируемыми приоритетами. Специальные арбитры с множественными грантами и хранением состояния в статической памяти.
Лютик Константин, Университет Иннополис, под руководством Рафаэля Ильясова, руководителя Дизайн-центра электроники и микроэлектроники Университета Иннополис.
# Общая микроархитектура.
15:45-16.20. Верификация не только для верификаторов, часть 1: использование языка темпоральной логики SystemVerilog Assertions разработчиком RTL блока для повышения качества, контроля покрытия особых случаев и документирования функциональности.
Рафаэль Ильясов, главный инженера электроники Дизайн-центра Университета Иннополис.
Ярослав Колбасов, старший инженер по верификации интегральных схем, АОНПЦ «Элвис».
# Общая верификация.
16:30-17:05. Введение в кэши: микроархитектура и верификация.
Николай Терновой, инженер Syntacore.
# Микроархитектура и верификация процессоров.
17:15-17:50. Алгоритмы замещения в многосекционных кэшах: когда применять точный LRU (Least Recently Used), а когда - приближенный.
Николай Терновой, инженер Syntacore.
# Микроархитектура и верификация процессоров.
18:00-18:35. На границе с внешним миром: сброс, дребезг и синхронизация ввода в электронных схемах.
Михаил Коробков, FPGA-Systems.ru.
# Приемы RTL.
15 сентября.
Капсула №1
11:00-12:00 Физика фликкер-шума в электронных устройствах.
Александр Степанович Мацаев, инженер-исследователь
Антон Александрович Мацаев, инженер, аспирант
Секция 3. Продвинутые и экспериментальные методы автоматизации проектирования микросхем.
12.00-12.30. Компиляторы памяти для проектирования микросхем ASIC: построение логических памятей с заданными параметрами из физических, с оптимизацией задержки и энергопотребления.
Александр Михайлович Силантьев, МИЭТ, совместно с компанией Альфа-Чип.
# Маршруты проектирования.
12.30-13.00. Как ПО от Cadence помогает разработчику оптимизировать дизайн на минимизацию энергопотребления.
Алексей Иванов, Lead Program Manager, Cadence Design Systems.
# Маршруты проектирования.
Семинар участника выставки
13:00-14:00 «Новинки ООО «Кулон»: конденсаторы размером 0402, 3-х контактные помехоподавляющие фильтры, варисторы и трубчатые конденсаторы»
Махин Денис Владимирович, главный конструктор ООО «Кулон».
Секция 3. Продвинутые и экспериментальные методы автоматизации проектирования микросхем.
14.00-14.30. Опыт создания и применения собственных Verification IP в отделении компании SK Hynix в Минске, Беларусь.
# Общая верификация.
14.30-15.00. Новые технологии в физическом проектировании ИС. Aprisa P&R. Презентация от Siemens EDA.
Иван Селиванов ведущий специалист АО МЕГРАТЕК
# Маршруты проектирования.
Секция 1. Школа синтеза цифровых схем.
Приемы и примеры цифрового проектирования на уровне регистровых передач.
Модератор дня: Сергей Анатольевич Иванец, декан факультета электронных и информационных технологий, Черниговский национальный технологический университет, Украина.
15.00-15.15. Открытие дня. Что будет после Верилога? Приветствие от Стива Хувера (Steve Hoover), основателя американского стартапа Redwood EDA, создателя платформ Makerchip.com и TL-Verilog.
15.15-15.45. Предисловие к примеру игры: рассказ про генерацию графики на VGA.
Сергей Анатольевич Иванец.
15.45-16.00. Упражнение с рисованием на экране разноцветных квадратов и других статических изображений.
16.00-16.30. Презентация примера графической игры с параллельно вычисляемыми спрайтами и конечными автоматами для сценария игры. Демонстрация запуска игры на плате Digilent Basys3 с Xilinx FPGA Artix-7. Обсуждение модификации игры с помощью добавления новых спрайтов и изменения сценария.
Михаил Коробков, fpga-systems.ru.
16.30-17.00. Упражнение с запуском игры на платах PisWords, RzRd, OMDAZZ, ZEOWAA и Terasic DE10-Lite.
Сергей Анатольевич Иванец.
17.00-17.30. Предисловие к примеру работы со звуком и светом: рассказ про протоколы SPI и I2S, которые используются в периферийных устройствах: датчике освещения Digilent Pmod ALS, микрофоне Digilent Pmod MIC3 и усилителе Digilent Pmod AMP3. Демонстрация работы датчика освещения. Демонстрация распознавания ноты с помощью измерения периода синусоиды главной гармоники. Для чистого звука период синусоиды можно измерять просто подсчитывая количество тактов (не музыкальных тактов, а тактов 50 MHz генератора на FPGA плате) между моментами пересечения числом, полученным от микрофона, определенного уровня. В качестве источника чистого звука можно использовать либо синтетический звук с телефона, либо звук флейты или блокфлейты.
17.30-18.00. Упражнения с генерацией звука или последовательности звуков в ответ на распознанную ноту. Первое упражнение генерирует в ответ ноту, повышенную на определенный интервал от распознанной: на тон, терцию, квинту или октаву, в зависимости от положения переключателей на плате. Второе упражнение использует конечный автомат, чтобы сгенерировать мажорное или минорное трезвучие, либо простую мелодию типа "Вечерний звон", в тональности распознанной ноты.
18.00-18.30. Упражнение с распознаванием простой мелодии с помощью конечного автомата и выводом результата распознавания на семисегментный индикатор.
18.30-19.00. Упражнение с использованием поворотного энкодера Digilent Pmod ENC для регуляции громкости или высоты генерируемого звука, или, альтернативно, для изменения скорости генерируемой мелодии.
19.00-21.00. Дополнительные упражнения и индивидуальные проекты учеников по изменению игры на VGA и примеров распознавания и генерации звука, c помощью от студентов и аспирантов микроэлектроники от участвующих университетов.
Капсула №3
Секция 2. "Микроархитектура, верификация и физическое проектирование микросхем"
11.00-11.15. Открытие дня. Минский офис компании SK Hynix - пример международной кооперации в микроэлектронике.
11.15-11.50. Высокоуровневая методология TL-Verilog позволяет конструировать конвейер проще и надежнее.
Стив Хувер (Steve Hoover), основатель американского стартапа Redwood EDA, создатель платформ Makerchip.com и TL-Verilog.
# Маршруты проектирования.
12:00-12.35. Создание многопортовой памяти из нескольких однопортовых: оптимальное количество банков и минимизация конфликтов с помощью планировщика операций чтения и записи.
Артем Воронов и Роман Воронов, Университет Иннополис, под руководством Рафаэля Ильясова, руководителя Дизайн-центра электроники и микроэлектроники Университета Иннополис.
# Общая микроархитектура.
12:45-13:20. Элементы SystemVerilog которые должен знать каждый верификатор при написании двайверов и тестов: три вида задержек, сложные структуры данных, очереди и ассоциативные массивы, треды и их синхронизация, DPI и его применения.
Сергей Анатольевич Иванец, декан факультета электронных и информационных технологий, Черниговский национальный технологический университет.
# Общая верификация.
13:30-14:05. Восстановление порядка транзакций после обработки их блоком с переменной латентностью и внеочередными ответами.
Никита Поляков, старший инженер Syntacore.
# Общая микроархитектура.
14:15-14:50. ПЛИС, лицензируемый как soft IP для встраивания в ASIC, на примере Menta eFPGA.
Алексей Воротников, начальник отдела верификации и прототипирования конечных устройств КМ211
# Маршруты проектирования.
15:00-15:35. Работать со связанными списками можно и без процессора: микроархитектура аппаратного блока работы с динамическими структурами в памяти.
Александр Демиденко, ВМК МГУ, под руководством Михаила Сергеевича Шуплецова, доцент кафедры математической кибернетики, к.ф.-м.н.
# Общая микроархитектура.
15:45-16.20. Верификация не только для верификаторов, часть 2: использование групп функционального покрытия в SystemVerilog разработчиком RTL блока для проверки полноты набора тестов, документирования функциональности и повышения качества средствами формальной верификации.
Илья Кудрявцев, декан Самарского Университета
# Общая верификация.
16:30-17:05. Модели консистентности памяти: спецификация, реализация и верификация.
Александр Камкин, ведущий научный сотрудник, к.ф.-м.н, Институт системного программирования им. В.П. Иванникова РАН,
РЭУ им. Г.В. Плеханова.
# Микроархитектура и верификация процессоров.
17:15-18.00. Когерентная кэш-память для многоядерных процессоров: моделирование и верификация.
Антон Гаращенко, инженер АО НПЦ ЭЛВИС.
# Микроархитектура и верификация процессоров.
18:00-18.25. Приемы измерения и оптимизации динамического энергопотребления микросхем при проектировании на уровне регистровых передач.
Александр Михайлович Силантьев, МИЭТ.
# Приемы RTL.
16 сентября.
Капсула №1
Секция 3. Продвинутые и экспериментальные методы автоматизации проектирования микросхем.
11:00-11:15 Вступительная речь: Приложения машинного обучения и аппаратные нейроускорители.
Станислав Ашманов, Генеральный директор компании Наносемантика.
11.15-11:50. Представляем "IUP" – The Imagination University Programme. Эта программа включает в себя использование полностью верифицированного ядра промышленного процессора с открытым исходным кодом и архитектурой RISC-V, для обучения компьютерной архитектуре и проектированию системы на кристалле (SoC).
Роберт Оуэн. Главный консультант: Всемирная университетская программа, Imagination Technologies, Великобритания.
# Микроархитектура и верификация процессоров.
12.00-15.00. Практический семинар: Создание процессорного ядра, реализующего подмножество архитектуры RISC-V, с помощью высокоуровневой методологии проектирования TL-Verilog. Семинар включает лабораторные работы в онлайн-среде Makerchip.com, во время которых студенты добавляют в конвейер процессора байпас (bypass, forwarding) и непрямые переходы, а также стоят кластер из большого количества ядер полученных генератором WARP-V.
Стив Хувер (Steve Hoover), основатель американского стартапа Redwood EDA, создатель платформ Makerchip.com и TL-Verilog.
# Микроархитектура и верификация процессоров.
# Маршруты проектирования.
Секция 1. Школа синтеза цифровых схем.
Первый шаг в архитектуру и микроархитектуру современных процессоров.
Модераторы дня — Александр Юрьевич Романов, к.т.н., доцент МИЭМ, НИУ ВШЭ, Михаил Коробков, fpga-systems.ru.
15.00-15.15. Открытие дня. RVfpga-SoC: Введение проектирование систем на кристалле (СнК) с использованием ядра CPU и запуском RTOS Zephyr. Презентация Зубаира Какахеля, AZKY Limited, Великобритания, представляющего Imagination Technologies.
Зубайр был членом команды MIPS и опытным инженером по совместному проектированию аппаратного и программного обеспечения, с глубоким пониманием взаимодействия между аппаратной реализацией и работающими операционными системами. Он определил проект и стал соавтором RVfpga-SoC для программы Imagination University, которая была выпущена для преподавателей в июле 2021 года.
15.15-16.30. Архитектура: вид процессора с точки зрения программиста. Лекция об ассемблере RISC-V с одновременными упражнениями на симуляторе процессора на уровне инструкций.
Никита Поляков, проектировщик микропроцессоров с архитектурой RISC-V в российской компании Syntacore.
16.30-18.00. Микроархитектура: вид процессора с точки зрения схемотехника. Лекция по аппаратной организации процессора schoolRISCV, с вариантами одноцикловой и конвейерной микроархитектуры. Демонстрация синтеза процессора и запуск его на платах.
Станислав Жельнио, разработчик микросхем в Syntacore.
18.00-19.00. Упражнение по добавлению в процессор инструкции и верификации с помощью программного теста. Измерение максимальной тактовой частоты получившегося варианта процессора.
Станислав Жельнио.
19.00-21.00. Дополнительные упражнения и индивидуальные проекты учеников по изменению процессора и интеграции его с периферийными устройствами. С помощью от студентов и аспирантов микроэлектроники от участвующих университетов.
Капсула №3
Секция 2. "Микроархитектура, верификация и физическое проектирование микросхем"
11:00-11:15 Вступительная речь: Приложения машинного обучения и аппаратные нейроускорители.
Станислав Ашманов, Генеральный директор компании Наносемантика.
11.15-11:50. Представляем "IUP" – The Imagination University Programme. Эта программа включает в себя использование полностью верифицированного ядра промышленного процессора с открытым исходным кодом и архитектурой RISC-V, для обучения компьютерной архитектуре и проектированию системы на кристалле (SoC).
Роберт Оуэн. Главный консультант: Всемирная университетская программа, Imagination Technologies, Великобритания.
I# Микроархитектура и верификация процессоров.
12:00-12.35. Приемы проектирования и верификации интерфейсов для обработки потоков данных на основе протокола AXI Stream.
Максим Латыпов, Андрей Стародумов, Университет Иннополис, под руководством Рафаэля Ильясова, руководителя Дизайн-центра электроники и микроэлектроники Университета Иннополис.
# Обработка потоков данных.
12:45-13.20. Функциональная верификация на SystemVerilog: использования языка взаимосвязанных ограничений полей псевдослучайных транзакций - для генерации интересных сценариев тестирования цифровых схем.
Ярослав Колбасов, cтарший инженер по верификации интегральных схем, АОНПЦ «Элвис».
# Общая верификация.
13:30-14:05. Практический пример функциональной верификация на SystemVerilog: находим недочеты в примере модуля AXI от компании Xilinx, используя псевдослучайное тестирование, функциональное покрытие и язык утверждений темпоральной логики SVA.
Илья Кудрявцев, декан Самарского университета.
# Общая верификация.
14:15-14:50. Проектирование и верификация блоков соединений модулей в системе на кристалле, с использованием протоколов AXI Lite и AXI Stream.
Станислав Жельнио, инженер Syntacore.
# Обработка потоков данных.
15:00-15:35. Обзор микроархитектуры систолических массивов для ускорения вычислений машинного обучения и примеры реализации.
Владими Зунин, Александр Романов
# Аппаратное ускорение машинного обучения.
15:45-16:20. Что такое Универсальная Методология Верификации UVM и границы ее применимости.
Ярослав Колбасов, cтарший инженер по верификации интегральных схем, АОНПЦ «Элвис».
Илья Кудрявцев, декан Самарского университета.
# Общая верификация.
16:30-17:05. Верификация процессора RISC-V.
Сергей Чусов, преподаватель МИЭТ.
# Микроархитектура и верификация процессоров.
17:15-17:50. Повышение производительности труда инженера-верификатора за счет использования переносимых тестов на C/C++ на всех стадиях разработки: от автономной верификации блока, подсистемы, системы на кристалле и прототипирования - до готовой интегральной схемы.
Федор Михайлович Путря, начальник отдела верификации АО НПЦ ЭЛВИС.
# Микроархитектура и верификация процессоров.
18:00-18:35. Программы грантов на исследования в области микроэлектронного проектирования.
Александр Михайлович Силантьев, преподаватель МИЭТ.
# Финансирования исследований.
18:45-19.00. Речь на закрытии.
Александр Биленко, организатор конференции ChipEXPO.
