Деловая программа

Деловая программа ChipEXPO-2021

(по состоянию на 31.03.2021)  расписание по дням и часам будет размещено позднее.

Мы приступили к практическим этапам подготовки деловой программы.

В подготовке участвуют более 15 сотрудников и ведущих специалистов различных компаний, таких, как: IVA Tech, МГУ, МФТИ, НИУ ВШЭ МИЭМ, МИЭТ, Самарский Университет, Черниговский национальный технологический Университет(Украина), Университет ИТМО, компания IRO? Институт системного программирования им. В.П. Иванникова РАН, Дизайн-центр университета Иннополис, НПО «Элвис», КМ211,Juniper Networks, Inc.(США),

Еженедельно проводятся онлайн-встречи, на которых обсуждаются детали подготовки.

Ключевыми мероприятиями, как мы уже сообщали ранее, станут следующие:

1. Программа для студентов старших курсов и разработчиков.

2. Семинар: Искусство функциональной верификации: без него чипа не создать.

3. Семинар: Путь к фабрике на открытых маршрутах проектирования.

1. Программа для студентов старших курсов и разработчиков

Основными темами станут следующие:

1.1 Микроархитектура цифровых микросхем: преодоление разрыва между преподаванием в университетах и требованиями промышленности.

1.2 Современные приемы организации конвейера для максимальной производительности: двойные буфера, очереди и кредитные счетчики.

1.3 Методология отделения функциональности от организации конвейера с помощью генерации кода на Verilog из программы на Kotlin.

1.4 Многообразие реализаций очередей FIFO: компромисс между количеством записей и чтений в одном цикле, количеством портов и технологии памяти, пропускной способностью и энергопотреблением.

1.5 Многообразие арбитров и их приложения для разделения доступа и динамического выделения памяти. Алгоритмы round-robin, с фиксированными или программируемыми приоритетами. Специальные арбитры с множественными грантами и хранением состояния в статической памяти.

1.6 Создание многопортовой памяти из нескольких однопортовых: оптимальное количество банков и минимизация конфликтов с помощью планировщика операций чтения и записи.

1.7 Когда Unum слишком тяжел, на помощь приходит Posit: форматы чисел, уменьшающих погрешность вычислений и расширения архитектуры RISC-V для работы с такими числами.

1.8 Протоколы когерентности кэшей и их реализаций: модели консистентности памяти и верификацию ограничений консистентности.

Когерентная кэш-память для многоядерных процессоров: моделирование и верификация.

2. Семинар: Искусство функциональной верификации: без него чипа не создать.

2.1 Современые технологии верификации микросхем: не только писание тестов, но создание среды, гарантирующей качество и производительность.

2.2 Верификация не только для верификаторов, часть 1:

Использование языка темпоральной логики SystemVerilog Assertions разработчиком RTL блока для повышения качества, контроля покрытия особых случаев и документирования функциональности.

2.3 Верификация не только для верификаторов, часть 2: использование групп функционального покрытия в SystemVerilog разработчиком RTL блока для проверки полноты набора тестов, документирования функциональности и повышения качества средствами формальной верификации.

2.4 Что такое Универсальная Методология Верификации UVM и границы ее применимости.

2.5 Повышение производительности труда инженера-верификатора за счет использования переносимых тестов на C/C++ на всех стадиях разработки: от автономной верификации блока, подсистемы, системы на кристалле и прототипирования - до готовой интегральной схемы.

3. Семинар: Путь к фабрике на открытых маршрутах проектирования.

3.1 Открытые маршруты проектирования микросхем: альтернатива коммерческим производителям САПР и шанс для российских разработчиков алгоритмов.

3.2 Использование открытых маршрутов проектирования Qflow и OpenLANE для измерения физических показателей учебных и исследовательских проектов в микроархитектуре.

Забронируйте гостиницу